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1，am335xevmsk 预置cpu主频是多少

1 AM335x处理器主频： 720 MHz2 本款cpu属于开发板使用对于cpu主频与性能要求不高
同问。。。

am335xevmsk 预置cpu主频是多少

2，弱弱的问一下AM335X的编译器是硬浮点的还是软浮点的

AM335X是ARM V7架构，采用硬浮点。需用带gnueabihf的编译器编译系统，hf即hardware float。
我不会~~~但还是要微笑~~~：）

弱弱的问一下AM335X的编译器是硬浮点的还是软浮点的

3，AM335X s3c2440 哪个更好

不是一个级别的东西。 AM335X 性能方面强很多。
我也正在学习2440，其实什么开发板都一样，买到手里，看你怎么学了。个人建议，你买一个jlink仿真器

AM335X s3c2440 哪个更好

4，AM35XX与AM335X区别大吗

前面的AM35XX是指货号是AM35的两个加大号码，而AM335X则是指货号为AM335的一个加大码，区别不就出来了？货物不一样号码也不一样。
没看懂什么意思？

5，AM335X开发板的介绍

AM335X是TI（德州仪器）基于 ARM Cortex-A8内核的AM335X微处理器在图像、图形处理、外设和诸如 EtherCAT 和 PROFIBUS 的工业接口选项方面进行了增强。
ti 335x处理器的lcd控制器驱动是非常完善的，共通的地方已经由驱动封装好了，如果我们想进行lcd的配置，我应该通过dts配置完成lcd的显示。下面，我们来讨论下使用dts方式配置内核完成lcd驱动的思路。　　(1)初步分析　　由于tq335x使用的芯片是am335x，故仍然可以参考am335x-evm.dts。当然，am335x-evmsk.dts、am335x-beagbone.dts都可以。本文以am335x-evm.dts为例。大体上浏览下dts文件，可以发现两个醒目的节点：一个是panel，一个是backlight。接下来我们逐个分析。　　(2)panel节点信息分析及配置　　从panel节点可以获得如下信息：1. 匹配内核驱动的关键词是："ti,tilcdc,panel"，可以通过这个关键字找到相应的驱动。 2. 管脚配置在节点lcd_pins_s0内 3. panel-info中可以配置lcd的硬件信息，如lcd的分辨率等 4. display-times中记录了lcd刷屏的相关时序。 　　其中，panel-info和display-times需要去lcd手册中查找，管脚配置需要根据am335x的芯片手册、数据手册及tq335x的原理图确定，驱动则需要去内核的driver目录下查找。下面，我一一解决上述几个问题：　　首先是设置panel-info和display-times。我的tq335x是用的我调试tq210时使用的触摸屏，型号是tn92，这个屏是800*480的分辨率，因此，panel-info与evm开发板的配置是相同的，可以不做任何修改。但是，不同屏幕的display-times一般是不相同的，因此，需要查阅触摸屏的手册来确认display-times。

6，AM335X DDR 三 调试总结怎么解决

1. 刚开始调试的时候按照TI FAE 给的文档调试 DDR3（文档名：DDR3 Software Leveling and Registers Configuration.pdf 作者：garry） 但是一直有问题，卡在了用CCS5 运行 DDR3_slave_ratio_search_auto.out 这个软件的时候 老是进入了死循环2. 继续找资料，最后在github 上找到了一个用DDR3例子3. 移植例子，系统起来以下是我移植的代码：#define DDR3_EMIF_READ_LATENCY 0x100006 /* Enable Dynamic Power Down */#define DDR3_EMIF_TIM1 0x0888A39B#define DDR3_EMIF_TIM2 0x26337FDA#define DDR3_EMIF_TIM3 0x501F830F#define DDR3_EMIF_SDCFG 0x61C04AB2#define DDR3_EMIF_SDREF 0x0000093B#define DDR3_ZQ_CFG 0x50074BE4#define DDR3_DLL_LOCK_DIFF 0x1#define DDR3_RATIO 0x40#define DDR3_INVERT_CLKOUT 0x1#define DDR3_RD_DQS 0x3B#define DDR3_WR_DQS 0x85#define DDR3_PHY_WR_DATA 0xC1#define DDR3_PHY_FIFO_WE 0x100#define DDR3_IOCTRL_VALUE 0x18B/* Micron ???? on 1.5 and later EVMs */#define DDR3_EMIF_TIM2_EVM 0x26517FDA#define DDR3_EMIF_TIM3_EVM 0x501F851F#define DDR3_RD_DQS_EVM 0x3A#define DDR3_WR_DQS_EVM 0x0CD#define DDR3_PHY_FIFO_WE_EVM 0x10B#define DDR3_PHY_WR_DATA_EVM 0x106#define DATA1_RD_DQS_SLAVE_RATIO_0 (DDR_PHY_BASE_ADDR + 0x16C)#define EMIF0_0_ZQ_CONFIG (EMIF4_0_CFG_BASE + 0xC8)#define DATA1_WR_DQS_SLAVE_RATIO_0 (DDR_PHY_BASE_ADDR + 0x180)#define DATA1_FIFO_WE_SLAVE_RATIO_0 (DDR_PHY_BASE_ADDR + 0x1AC)#define DATA1_WR_DATA_SLAVE_RATIO_0 (DDR_PHY_BASE_ADDR + 0x1C4)#define MDDR_SEL_DDR2 0xefffffff /* IOs set for DDR2-STL Mode */#define CKE_NORMAL_OP 0x00000001 /* Normal Op:CKE controlled by EMIF */static void config_emif_ddr3(void) /*Program EMIF0 CFG Registers*/ writel(DDR3_EMIF_READ_LATENCY, EMIF4_0_DDR_PHY_CTRL_1); writel(DDR3_EMIF_READ_LATENCY, EMIF4_0_DDR_PHY_CTRL_1_SHADOW); writel(DDR3_EMIF_READ_LATENCY, EMIF4_0_DDR_PHY_CTRL_2); writel(DDR3_EMIF_TIM1, EMIF4_0_SDRAM_TIM_1); writel(DDR3_EMIF_TIM1, EMIF4_0_SDRAM_TIM_1_SHADOW); writel(DDR3_EMIF_TIM2, EMIF4_0_SDRAM_TIM_2); writel(DDR3_EMIF_TIM2, EMIF4_0_SDRAM_TIM_2_SHADOW); writel(DDR3_EMIF_TIM3, EMIF4_0_SDRAM_TIM_3); writel(DDR3_EMIF_TIM3, EMIF4_0_SDRAM_TIM_3_SHADOW);writel(DDR3_EMIF_SDREF, EMIF4_0_SDRAM_REF_CTRL); writel(DDR3_EMIF_SDREF, EMIF4_0_SDRAM_REF_CTRL_SHADOW); writel(DDR3_ZQ_CFG, EMIF0_0_ZQ_CONFIG); writel(DDR3_EMIF_SDCFG, EMIF4_0_SDRAM_CONFIG); }#ifndef PRCM_MOD_EN#define PRCM_MOD_EN 0x2#endifvoid enable_ddr3_clocks(void) /* Enable the EMIF_FW Functional clock */ writel(PRCM_MOD_EN, CM_PER_EMIF_FW_CLKCTRL); /* Enable EMIF0 Clock */ writel(PRCM_MOD_EN, CM_PER_EMIF_CLKCTRL); /* Poll if module is functional */ while ((readl(CM_PER_EMIF_CLKCTRL)) != PRCM_MOD_EN);}static void phy_config_cmd(void) writel(DDR3_RATIO, CMD0_CTRL_SLAVE_RATIO_0); writel(DDR3_INVERT_CLKOUT, CMD0_INVERT_CLKOUT_0); writel(DDR3_RATIO, CMD1_CTRL_SLAVE_RATIO_0); writel(DDR3_INVERT_CLKOUT, CMD1_INVERT_CLKOUT_0); writel(DDR3_RATIO, CMD2_CTRL_SLAVE_RATIO_0); writel(DDR3_INVERT_CLKOUT, CMD2_INVERT_CLKOUT_0);}static void phy_config_data(void) writel(DDR3_RD_DQS, DATA0_RD_DQS_SLAVE_RATIO_0); writel(DDR3_WR_DQS, DATA0_WR_DQS_SLAVE_RATIO_0); writel(DDR3_PHY_FIFO_WE, DATA0_FIFO_WE_SLAVE_RATIO_0); writel(DDR3_PHY_WR_DATA, DATA0_WR_DATA_SLAVE_RATIO_0); writel(DDR3_RD_DQS, DATA1_RD_DQS_SLAVE_RATIO_0); writel(DDR3_WR_DQS, DATA1_WR_DQS_SLAVE_RATIO_0); writel(DDR3_PHY_FIFO_WE, DATA1_FIFO_WE_SLAVE_RATIO_0); writel(DDR3_PHY_WR_DATA, DATA1_WR_DATA_SLAVE_RATIO_0);}static void config_am335x_ddr3(void) enable_ddr3_clocks(); config_vtp(); phy_config_cmd(); phy_config_data(); /* set IO control registers */ writel(DDR3_IOCTRL_VALUE, DDR_CMD0_IOCTRL); writel(DDR3_IOCTRL_VALUE, DDR_CMD1_IOCTRL); writel(DDR3_IOCTRL_VALUE, DDR_CMD2_IOCTRL); writel(DDR3_IOCTRL_VALUE, DDR_DATA0_IOCTRL); writel(DDR3_IOCTRL_VALUE, DDR_DATA1_IOCTRL); /* IOs set for DDR3 */ writel(readl(DDR_IO_CTRL) & MDDR_SEL_DDR2, DDR_IO_CTRL); /* CKE controlled by EMIF/DDR_PHY */ writel(readl(DDR_CKE_CTRL) | CKE_NORMAL_OP, DDR_CKE_CTRL); config_emif_ddr3();}

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