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1，边沿式d触发器是一种什么稳态电路

边沿式d触发器是一种双稳态电路。

边沿式d触发器是一种什么稳态电路

2，边沿d触发器的逻辑符号Q详解

对应每个有效时基信号(上升沿)，D的时态就传送到输出Q。
呵呵你这分错类了吧？不应该在编程里边啊…d触发器是随d 的状态改变的，也就是进去什么出来什么d是1则q为1

边沿d触发器的逻辑符号Q详解

3，边沿d触发器是一种什么稳态电路

亚稳态电路，由于其不能独自自发地过渡到下一个能级
边沿式d触发器是一种双稳态电路。
三千简直厉害
什么鬼

边沿d触发器是一种什么稳态电路

4，数字电路问题边沿触发D触发器

RD是复位端，只要RD=0，不管Q原来的原来的状态是什么，必须复位，Q=0，用你的话说是优先，但实质上，数字电路不叫优先这说法，因RD是直接对Q复位的。SD是置位，SD=0时，Q=1。而D1，D2是数据输入端，需要时钟脉冲触发后，才从Q端输出。这是有条件的，而RD，SD是无条件的。你说谁优先？

5，d触发器的工作模式是

输出的状态Q等于输入状态D，在每一个时钟上升沿刷新一次
d触发器工作原理：　　sd 和rd 接至基本rs 触发器的输入端，它们分别是预置和清零端，低电平有效。当sd=1且rd=0时(sd的非为0，rd的非为1，即在两个控制端口分别从外部输入的电平值，原因是低电平有效),不论输入端d为何种状态，都会使q=0，q非=1，即触发器置0；当sd=0且rd=1(sd的非为1，rd的非为0）时，q=1，q非=0，触发器置1,sd和rd通常又称为直接置1和置0端。我们设它们均已加入了高电平，不影响电路的工作。工作过程如下：　　1.cp=0时，与非门g3和g4封锁，其输出q3=q4=1，触发器的状态不变。同时，由于q3至q5和q4至q6的反馈信号将这两个门打开，因此可接收输入信号d，q5=d，q6=q5非=d非。2.当cp由0变1时触发器翻转。这时g3和g4打开，它们的输入q3和q4的状态由g5和g6的输出状态决定。q3=q5非=d非，q4=q6非=d。由基本rs触发器的逻辑功能可知，q=q3非=d。　　3.触发器翻转后，在cp=1时输入信号被封锁。这是因为g3和g4打开后，它们的输出q3和q4的状态是互补的,即必定有一个是0，若q3为0，则经g3输出至g5输入的反馈线将g5封锁，即封锁了d通往基本rs 触发器的路径；该反馈线起到了使触发器维持在1状态和阻止触发器变为0状态的作用,故该反馈线称为置1维持线,置0阻塞线。q4为0时，将g3和g6封锁，d端通往基本rs触发器的路径也被封锁。q4输出端至g6反馈线起到使触发器维持在0状态的作用，称作置0维持线；q4输出至g3输入的反馈线起到阻止触发器置1的作用,称为置1阻塞线。因此，该触发器常称为维持-阻塞触发器。总之，该触发器是在cp正跳沿前接受输入信号，正跳沿时触发翻转，正跳沿后输入即被封锁,三步都是在正跳沿后完成，所以有边沿触发器之称。与主从触发器相比,同工艺的边沿触发器有更强的抗干扰能力和更高的工作速度。

6，jk触发器和d触发器共同之处

D触发器和JK触发器的逻辑功能：　　JK触发器再有时钟脉冲作用时（CP=1）　　当J=0 K=0时状态保持不变　　当J= 0 K=1时次态为0态　　当J=1 K=0时次态为1态　　当J=1 K=1时次态与现态相反　　D触发器（由与非门构成）：当D=1时，Q=0；当D=0时，Q=1；　　D触发器和JK触发器的触发方式：　　JK 触发器是在时钟沿触发的，一般是上升沿 RS D 有高电平触发，也有地电平触发，也有时钟沿触发　　JK触发器简介：　　是数字电路触发器中的一种基本电路单元。JK触发器具有置0、置1、保持和翻转功能，在各类集成触发器中，JK触发器的功能最为齐全。在实际应用中，它不仅有很强的通用性，而且能灵活地转换其他类型的触发器。由JK触发器可以构成D触发器和T触发器。　　D触发器简介：　　（data flip-flop或delay flip-flop。）该触发器由6个与非门组成，其中G1和G2构成基本RS触发器。电平触发的主从触发器工作时，必须在正跳沿前加入输入信号。如果在CP 高电平期间输入端出现干扰信号，那么就有可能使触发器的状态出错。而边沿触发器允许在CP 触发沿来到前一瞬间加入输入信号。这样，输入端受干扰的时间大大缩短，受干扰的可能性就降低了。边沿D触发器也称为维持-阻塞边沿D触发器。
触发器是具有记忆功能的二进制存储器件，是各种时序逻辑电路的基本器件之一。其结构有同步、主从、维持阻塞等三种电路。触发器按功能可分为rs触发器，jk触发器，d触发器和t触发器等；按电路的触发方式可分为主—从触发器和边沿触发器（包括上升边沿触发器和下降边沿触发器）两大类。目前我国生产的ttl集成触发器主要有边沿d触发器，边沿jk触发器与主—从jk触发器等。利用这些触发器可以转换成其他功能的触发器，但转换成的触发器其触发方式并不改变。例如由边沿变换来的仍是边沿触发方式的触发器。 由两个与非门交叉耦合而成的基本rs触发器是各种触发器的最基本组成部分，能存储一位二进制信息，但存在r+s=1的约束条件，即r端与s端的输入信号不能同时为0。 一个集成触发器通常有三种输入端，第一种是异步置位、复位输入端，用sd、rd表示。如输入端有一个圈，则表示用低电平驱动，当sd或rd端有驱动信号时，触发器的状态不受时钟脉冲与控制输入端所处状态的影响。第二种是时钟输入端，用cp表示，在sd----=rd=1情况下，只有cp脉冲作用时才能使触发器状态更新。如cp输入端没有小圈，表示在cp脉冲上升沿时触发器状态更新，如cp输入端有小圈，则表示在cp脉冲下升沿时触发器状态更新。第三种是控制输入端，用d、j、k等表示。加在控制输入端的信号是触发器状态更新的依据。

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