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1，谁知道Verilog是什么东西呀帮忙找个错

这是一种硬件语言！听说挺不错的，但我没学过！

谁知道Verilog是什么东西呀帮忙找个错

2，感觉verilog语言中没有必要把函数与任务分开处理整合成C中的函数

最好不用1. 首先verilog是硬件语言，是并行的执行方式2. C是软件语言，串行的执行方式请楼主在学verilog时就要转变一种思维方式，verilog写成的将来都必须要成综合成电路的，如果整合在一起电路会非常臃肿，实现功率并不高，这跟C有很大的区别一般函数和任务尽量少用，除非是testbench或运算中非用不可以的

感觉verilog语言中没有必要把函数与任务分开处理整合成C中的函数

3，如何进一步深入学习verilog

首先告诉你，Verilog语法了解了你不能很好的设计FPGA，你先把数字电路学好了。各种编程语言只是一种描述方式，硬件设计的思想才是你需要学习和掌握的。你学C语言之前，肯定学过汇编吧，干嘛要学？因为，机器需要执行的是指令，不是你将语言写好了就能执行的很好。有些工程师不会编程语言，但是设计能力依然很强。 叮叮耻顾侪该抽双处晶另外，HDL语言和一般的软件类语言有很大的区别，别用软件的思维去考虑。培养自己的硬件思维，可以先找些别人写的比较好的模块进行学习，基本的DFF/RAM/FIFO等等。 最后，HDL（Verilog、VHDL）的目前的主要设计出了ASIC，还是FPGA的应用比较广泛，因此建议你先选择一家FPGA，看看其参考设计，对你学习这些有很大帮忙。
你好！你基础有了之后 多练习 语法很重要 多练习是好的 可以巩固如有疑问，请追问。

如何进一步深入学习verilog

4，Verilog语言里如何调用函数

verilog中函数(function)都是有返回值的，在定义函数时如果你不声明返回值的类型和宽度，则默认为1个1位的reg型变量。verilog中调用函数和C语言类似，格式为：函数名(实参1,实参2...)例如你定义了一个函数die，此函数中声明为input的端口为a,b，实际调用时用到的变量为aa,bb，假设要把返回值赋给q，则调用语句为：q=die(aa,bb);需要注意的是不能把die(aa,bb)作为一条完整的语句，它实际相当于一个操作数。 ——Medied.Lee
tools-megawizard plugin manager-next-arithmetic-lpm_divide设置好以后，生成，会有几个文件产生，打开*.v或者*.vhd，里面就有除法器的定义，在主文件中调用即可。

5，请问 用什么软件来 编写verilog 语言

请问 用什么软件来 编写verilog 语言？首先，应该是用什么软件来仿真 verilog语言描述的电路。用ModelSim VCS NCverilog都可以，ISE也有自带的仿真器的使用ise吗？ 为什么装上ise后有很多个可执行的exe文件，到底该运行哪个？xilinx platform studio 应该是用这个，ISE是用来做RTL代码，仿真，综合的，下载的话要生成相应的bit流，然后下载，如果要出效果，还要写constrain文件，做管脚、时序等相应的设置还有 想要生成能下载到fpga中的文件，是不是也是通过ise来生成的？对，是用ISE来生成，综合 布局布线后，生成bit流文件，通过并口和Jtag都可以下载写vhdl可以用 quartus还有个软件叫 xilinx platform studio 这个是用来干什么的？ 这个软件已经解释了，我回去看看实验室电脑给你确认下，成天用vcs，ISE好久没碰了谢谢有问题在联系
现在的主流仿真器（vcs, nc, modelsim）都支持混合仿真用modelsim进行混合仿真只有编译命令有区别（vcom编译.vhd vlog编译.v） 其它都一样

6，verilog语言有什么作用

主要用于可编程控制器部分，在一些高精度场合应用的，有特殊的要求
verilog hdl是目前应用最为广泛的硬件描述语言．verilog hdl可以用来进行各种层次的逻辑设计，也可以进行数字系统的逻辑综合，仿真验证和时序分析等。 verilog hdl适合算法级，寄存器级，逻辑级，门级和版图级等各个层次的设计和描述． verilog hdl进行设计最大的优点是其工艺无关性．这使得工程师在功能设计，逻辑验证阶段可以不必过多考虑门级及工艺实现的具体细节，只需根据系统设计的要求施加不同的约束条件，即可设计出实际电路． verilog hdl是一种硬件描述语言(hardware description language)，为了制作数字电路而用来描述asics和fpga的设计之用。verilog 的设计者想要以 c 编程语言为基础设计一种语言，可以使工程师比较容易学习。 verilog 是由en:gateway design automation公司于大约1984年开始发展。gateway design automation公司后来被 cadence design systems于1990年所购并。现在 cadence 对于 gateway 公司的 verilog 和 verilog-xl 模拟器拥有全部的财产权。如果您是专用集成电路（asic）设计人员，则必须首先掌握verilog，因为在ic设计领域，90％以上的公司都是采用verilog进行ic设计。设计人员通过计算机对hdl语言进行逻辑仿真和逻辑综合，方便高效地设计数字电路及其产品。

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