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1，边沿触发器中一词边沿是什么意思

输出状态的变化发生在CP时钟信号的边沿,而且仅仅取决于时钟信号CP的边沿到达时输入信号的叫边沿触发器

边沿触发器中一词边沿是什么意思

2，边沿触发器的构成如图431 a b所示其输入波形如c 设触发器的初态

就是RS触发器+D边沿触发器，D要看是上升沿有效还是下降沿有效； A为低电平是置位；D即为输出状态（对应边沿）； 假定D为上升沿有效：首先是A置位Q（n+1）为1，维持到第三个上升沿，D为0翻转为0，再到第四个CP上升沿前一点点，A先为0重置为1，很快上升沿到来又被D置为0...

边沿触发器的构成如图431 a b所示其输入波形如c 设触发器的初态

3，怎样在电路设计中构造边沿SR触发器

为啥用sr呢，jk触发器好找啊不过我还是给你找到了看到上面的图示，其实分析起来也还是比较简单的。当CLK=0时，左边中间两个与非门的输出为1，当R和S为一高一低的时候，CLK的上升沿将把R、S锁存到左边中间两个与非门的输出上。这个时候只要CLK保持为高电平，改变R或者S将不影响左边中间与非门的输出。所以中间两个与非门丢份儿输出只与CLK的上升沿的一瞬间有关系，与其它时刻没关系。而此时中间两个与非门打的输出将驱动右边的与非门进行输出，得到最后的结果。如果RS都是高电平，那么左边中间两个与非门的输出在上升沿之后也将保持为高电平，对应右边的RS触发器为保持不变。如果RS都为0，当上升沿来临之后，那么你会发现左边中间两个与非门的输出应该为0，但是都为0的时候将互相把对方置为1，这个就存在竞争冒险的问题了。所以RS不能同时为0。

怎样在电路设计中构造边沿SR触发器

4，为什么要设计边沿触发的触发器呢

触发器分为电平触发和边沿触发两类。电平触发的触发器原理较简单，学习触发器时，一般先学习电平触发。电平触发的触发器主要是基本RS触发器基本RS触发器由电平触发，并且有一个重要的约束条件：/SD和/RD不能同时为零。即：/SD+/RD=1。许多时候，我们希望触发器只有在时钟来临时，输出状态改变，其它时候，触发器维持，因为这样做可以让多个电路单元的状态同时得以改变，这个时钟，我们称为同步时钟。同步RS触发器与基本RS触发器的不同之处在于，只有时钟CP=1的时候，输出状态才能被改变。但是，同步触发器也具有一个约束条件，就是当CP=1时，S和R不能同时为1。此外，同步RS触发器还有一个不足之处在于：当CP=1时，S和R若多次改变，每次改变都会影响输出。这种现象，称为空翻现象。主从触发器的输出改变仅仅取决于CP的下降沿时刻。有效的解决了空翻问题。但是，主从RS触发器仍然存在约束条件：R、S不能同时为1。若将主从RS触发器的两个输出分别反馈至输入，即可解除这个约束。这就是JK触发器。实际应用的触发器，大多是在JK触发器基础上作出简单的变更得到的。

5，脉冲触发器与边沿触发器区别

1、含义不同。脉冲触发器：指电子技术中经常运用的一种象脉搏似的短暂起伏的电冲击（电压或电流）。边沿触发器：指的是接收时钟脉冲CP 的某一约定跳变（正跳变或负跳变）来到时的输入数据。2、特征不同。脉冲触发器：主要特性有波形、幅度、宽度和重复频率。脉冲是相对于连续信号在整个信号周期内短时间发生的信号，大部分信号周期内没有信号。边沿触发器：在CP=l 及CP=0 期间以及CP非约定跳变到来时，触发器不接收数据的触发器。3、作用不同。脉冲触发器：E=1期间来到的数据会立刻被接收。边沿触发器：在CP=1期间来到的数据，必须“延迟”到该CP=1 过后的下一个CP边沿来到时才被接收。参考资料来源：百度百科-边沿触发器参考资料来源：百度百科-启动脉冲
您可能说的是钟控触发器、主从触发器、边沿触发器的区别吧。 三种其实都是由脉冲CP触发的，但区别是边沿触发器只是在脉冲的上升沿或下降沿时刻改变触发器的状态，脉冲为1期间并不改变状态。而钟控触发器CP=1期间可能存在空翻现象，而主从触发器的主触发器则CP=1期间可能存在一次翻转现象，因此他们都易受干扰。而边沿触发器相比之下，抗干扰能力就强了，稳定性就好。
脉冲触发是按脉冲的数量来触发的，多用于计数等，大多是通过高低电平的翻转如门电路、单片机的数字量输入等来实现。　　边沿触发是通过脉冲上升或下降时的边沿触发的，有上升沿触发和下降沿触发，边沿触发多用于相位定位。通常用微分电容取出边沿或通过施密特除法器对沿整形来得到。
一个完整的脉冲是由一个上升沿和一个下降沿组成的，一个完整的脉冲信号应该从第一个上升沿开始，到下一个上升沿结束。边沿触发是指由一个上升沿或者是一个下降沿就可以触发，具体由上升沿触发或者是下降沿触发得看电路构造。而脉冲触发则要判断是否完整的捕捉到了上升沿与下降沿。

6，为什么要设计边沿触发的触发器呢

触发器分为电平触发和边沿触发两类。电平触发的触发器原理较简单，学习触发器时，一般先学习电平触发。电平触发的触发器主要是基本RS触发器基本RS触发器由电平触发，并且有一个重要的约束条件：/SD和/RD不能同时为零。即：/SD+/RD=1。许多时候，我们希望触发器只有在时钟来临时，输出状态改变，其它时候，触发器维持，因为这样做可以让多个电路单元的状态同时得以改变，这个时钟，我们称为同步时钟。同步RS触发器与基本RS触发器的不同之处在于，只有时钟CP=1的时候，输出状态才能被改变。但是，同步触发器也具有一个约束条件，就是当CP=1时，S和R不能同时为1。此外，同步RS触发器还有一个不足之处在于：当CP=1时，S和R若多次改变，每次改变都会影响输出。这种现象，称为空翻现象。主从触发器的输出改变仅仅取决于CP的下降沿时刻。有效的解决了空翻问题。但是，主从RS触发器仍然存在约束条件：R、S不能同时为1。若将主从RS触发器的两个输出分别反馈至输入，即可解除这个约束。这就是JK触发器。实际应用的触发器，大多是在JK触发器基础上作出简单的变更得到的。
边缘触发器的输出状态（qn+1）只取决于时钟有效时刻的输入状态（↑ 或 ↓）以及原输出状态（qn）。在时钟有效的瞬间之外，输入与输出是隔离的，所以抗干扰能力强，是实用的触发方式。如 74ls74 双d触发器，是时钟上升沿（↑）触发；74ls73 双jk触发器，是时钟下降沿触发（↓）。还有一种特殊的是锁存器，如 74ls373 八d锁存器，锁存信号le（就是时钟）高电平期间，输出跟随输入变化，le 下降沿数据被锁存。而脉冲触发的主从jk触发器，不能简单地以时钟下降沿时刻的 j、k 状态来判断 qn+1 的状态，当 q = 0 时，只能置 1 ，q = 1 时， 只能置 0 ，波形图表达的更清楚：如图，在时钟高电平期间，j、 k 的状态会改变有效时刻的逻辑关系，本来 j = k = 0 时，q 是保持不变的。 可见脉冲触发的主从触发器容易受到干扰，不是实用的触发器，只是教材上介绍触发器的发展史，或者说触发器的原理、结构的一部分内容，知道有这么一回事即可。其实不说更好，节约的课时可以学习更多实用的内容。
为了防止干扰，为了防止各个逻辑门传输时间不同出现的的延迟，产生电路竞争和冒险。设计边沿触发器后，只有在上升或下降沿产生的时候，输出才会跳变，其他时候输出是封锁的。比如主从J-K触发器，在一个脉冲内，触发器只能跳变一次，这就有效的防止了干扰。 CP=1或CP=0的时间 ，应大于逻辑门传输的的延迟时间。不然，还没等把上一次的结果输出，就已封锁，然后进行下一次的准备输出了，这样是不允许的。

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