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1，电平标准有哪些

VIL=2V；VOL=1.7V；VIL=1.1V；VO

电平标准有哪些

2，HCMOSSINETTLPECLLVPECLLVDSLVHCMOS每种输出类型的

你列举的是不同的电平标准，因为硬件结构不同，所以它们在表示高低电平时的电压是不同的，所以不存在特殊波形。用途都是用于数字信号的传输。
你说呢...

HCMOSSINETTLPECLLVPECLLVDSLVHCMOS每种输出类型的

3，在LVPECL电路中经常看到VBBVCC13V想知道怎么得出来的

在LVPECL交流耦合中，接口上拉电阻R1=82欧，下拉R2=130欧，所以共模电压VBB=Vcc*R2/(R1+R2)=3.3*130/(82+130) =2=3.3-1.3=Vcc-1.3.——仅供参考

在LVPECL电路中经常看到VBBVCC13V想知道怎么得出来的

4，什么叫差分晶体振荡器

这里差分指的是晶体振荡器的输出信号为差分信号（电平）。常见的差分信号输出包括：LVDS，LVPECL等类型。
这里差分指的是晶体振荡器的输出信号为差分信号（电平），与是不是贴片并无关系，可以是也可以不是。常见的差分信号输出包括：lvds，lvpecl等类型。

5，什么是伪差分输入

两者的主要区别：若输入的信号线上叠加了频率相同，幅值相同，相位相同的干扰信号（称共模干扰），对于单端输入而言，负端输入已被强行拉到地，电位为0，而正端输入则包含了干扰信号信号，差分输入就包含干扰信号。而双端输入情况下，共模干扰并不影响两个输入端之差值，可以通过双端输入抵消，相当于抑制了共模干扰。如何区分：将输入信号的两端分别接到差分放大器的正负输入，就是双端输入，其差分输入电压为输入两根信号线的电压差。如果将连接到负端的一根线同时接到放大器的地，那么就是单端输入。详情可以参考中国电子DIY之家有关资料
伪差分信号连接方式减小了噪声，并允许在仪器放大器的共模电压范围内与浮动信号连接.在伪差分模式下，信号与输入的正端连接，信号的参考地与输入的负端连接。伪差分输入减小了信号源与设备的参考地电位(地环流)不同所造成的影响，这提高了测量的精度。伪差分输入与差分输入在减小地环流和噪声方面是非常相似的，不同的方面在于，差分输入模式下，负端输入是随时间变化的，而在伪差分模式下，负端输入一定仅仅是一个参考。描述伪差分的另外一种方式就是，输入仅仅在打破地的环流这个意义上是差分的，而参考信号(负端输入)不是作为传递信号的，而仅仅是为信号(正端输入)提供一个直流参考点。所谓伪差分，通俗的讲：以等效电流的观点来看，信号的"+"端和"-"端都有回流地，只是"+"端对地信号与"-"端对地信号名以上大小相等、相位差180度。伪差分信号的“地”是电流的回流路径，不可缺少。我们知道，"真差分"信号电流是在“+”和“-”之间流动的，跟地不发生直接关系，也就是说，真差分信号的传输，“地”是可以浮动的，差分线跟“地”之间的阻抗可以是高阻。从“路”的观点看，当然也可以把真差分信号等效成为2个对地的单端信号，与伪差分信号不同的是，这2个对地的单端信号是严格的幅度相等，相差180度。伪差分信号具体实例如“lvpecl”，真差分信号如“lvds”，“cml”。真差分信号与伪差分信号从驱动器的晶体管级结构去看更容易理解。就是真差分输入，你也可以这么给他一个伪差分驱动。无所谓的。

6，这是什么图标在fpga开发原理图上找到的

这表示输出口
这是一个端口图标，在设计完成后，它将对应相应的引脚，可以与外部电路相连
a、bank划分原则：上下bank（顶和低-也叫列column）存储器接口 左右bank（左右--也叫row）高速收发--lvds（带dpa-oct）（若ddr分配到没有rup,rdn的bank就会出现错误，找不到oct） b、io供电原则：分为pd和vccio可以不分割一起供电---vccio-3.3-3.0-2.5-1.8-1.5（高级一点的fpga没有3.3供电，用3.0代替） vccpd--3.3-3.0-2.5（2.5以下都为2.5） 可以与板卡上的其他芯片共用电源 c、除了io口电源： fpga 的其他电源都要单独供给---防止干扰 d、jtag电源连接: 建议选择3.3-2.5-3.0没有尝试过2.5v是否能ok---高级的芯片有vccpgm ----arria系列有单独的下载配置bank可供灵活选择电压---cyclone--配置引脚和iobank是混在一起的--供电选择有受限制（另外没有必要画as接口-jtag可以下载pof的转文件jic 达到同样的功能------epcs的选择要根据fpga文件大小选择--在数据手册一卷三章有----另外epcs比较贵且没有工业级的--可以使用美光的m25p64来代替） e、时钟管理： 复位引脚未曾加驱动放置在时钟引脚---外部的参考时钟放在此---要输出的参考时钟在pll-out 输出---差分接入有的有oct有的没哟---lvpecl一般用在高数收发的参考时钟--高速收发的参考时钟单独接lvds 或lvpecl(耦合方式不同--电阻网络不同-两种电平也可以进行相互转换---分为交流耦合（接收端加电容和差分匹配电阻适合板间通讯--不同电源供电）==直流耦合（接收端加差分匹配电阻适合板内通讯--同电源供电）) f、上电速度要求：不符合要求配置不成功的---分为快速4--12ms达到稳定（选择方式为：高级的fpga用单独的引脚porefl来选择--低级的就用mesl来选择比如选择快速3.3就是这个要求）100ms达到稳定 g、片上pll使用的设计：直接由时钟引脚输入（要是这样--即使用一个pll就要有一个使用芯片输入--电路补偿功能），pll级联使用（fpga只有一个时钟引脚输入即可--无电路补偿功能） h、时钟网路：全局时钟网络（时钟输入引脚--不同引脚上不同pll进行时钟补偿）---局部时钟网路（也有专用的时钟输入引脚-可当作io使用-一般不用此功能）

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